如今pcb设计考虑的因素越来越复杂，如时钟、串扰、阻抗、检测、制造工艺等等，这经常使得设计人员要重复进行大量的布局布线、验证以及维护等工作。参数约束编辑器能将这些参数编到公式中，协助设计人员在设计和生产过程中更好地处理这些有时甚至还会互相对立的参数。

　　近年来对pcb布局布线的要求越来越复杂，集成电路中晶体管数量还在按摩尔定律预计的速度不断上升，从而使得器件速度更快且每个脉冲沿上升时间缩短，同时管脚数也越来越多——常常要到500～2,000个管脚。所有这一切都会在设计pcb时带来密度、时钟以及串扰等方面的问题。

　　几年前，大部分pcb上只有不多的几个“关键性”节点(net)，通常是指在阻抗、长度及间隙等方面受到一些约束，pcb设计人员一般先对这些走线进行手工布线，然后再用软件对整个电路作大规模自动布线。如今的pcb上常常会有5,000个甚至更多的节点，而其中50%以上都属于关键性节点。由于面临着上市时间的压力，此时采用手工布线已不可能。此外，不仅仅关键性节点的数量有所增加，每个节点的约束条件也在增加。

　　这些约束条件主要是由于参数相关性以及设计要求越来越复杂而产生的，例如两条走线的间隔可能取决于一个和节点电压及线路板材料都有关的函数，数字IC上升时间减小对高时钟速度和低时钟速度的设计都会产生影响，由于脉冲产生更快而使建立及保持时间更短，另外互连延时作为高速电路设计总延时的重要部分对低速设计也同样非常重要等等。

　　如果电路板能设计得更大一点，上面有些问题就比较容易解决，但现在的发展趋势却正好相反。由于在互连延时及高密度封装上的要求，电路板正在不断变小，从而出现了高密度电路设计，同时还必须遵循小型化设计规则。上升时间减小再加上这些小型化设计规则，使串扰噪声问题变得越来越突出，而球栅格阵列和其它高密度封装本身也会加重串扰、开关噪声及地线反弹等问题。

　　固定约束存在的限制

　　对付这些问题的传统做法是凭经验、缺省值、数表或计算方法将电气和工艺要求转化为固定的约束参数。例如工程师设计电路时也许先确定一个额定阻抗，然后根据最后的工艺要求“估算”出一个能达到所需阻抗的额定线宽，或者利用计算表格或算术程序对干扰进行测试，再求出长度约束条件。

　　这种方法通常需要设计出一整套经验数据作为pcb设计人员的基本指导原则，以便在用自动布局布线工具进行设计时能够利用这些数据。该方法的问题在于经验数据只是一个一般性原则，大部分情况下它们都是正确的，但有些时候却不起作用或导致错误的结果。

　　我们以上面确定阻抗的例子来看看这种方法可能造成的误差。和阻抗有关的因素包括电路板材料的电介质特性、铜箔高度、各层到地/电源层间的距离及线宽，由于前三个参数一般由生产工艺决定，所以设计师通常是靠线宽来控制阻抗。由于每一线路层到地或电源层的距离各不相同，因此对每一层都用同一个经验数据显然是错误的。此外在开发过程中采用的生产工艺或电路板特性可能随时会改变，所以问题还会更加复杂。

　　大多数时候这些问题会在样机制作阶段暴露出来，一般是找出问题后通过对线路板修补或重新进行板子设计来解决。这样做成本比较高，并且修补经常还会带来额外的问题而需要作进一步调试，最后由于延误上市时间而造成收入上的损失更是远远高于调试成本。几乎每家电子生产商都面临着这样的问题，最终都归结到传统的pcb设计软件无法跟上当前对电气性能要求的实际情况，在这一点上它不像机械设计的经验数据那么简单。

　　解决方案：参数化约束

　　目前设计软件供应商们试图通过在约束条件上增加参数的办法来解决这个问题。这种方法最先进的地方在于能够详细说明完全反映各种内部电气特性的机械指标，只要将其加入到pcb设计中，设计软件就可利用这些信息对自动布局布线工具进行控制。

　　当后续生产工艺改变时也不需要重新作设计，设计人员只需简单地更新工艺特性参数，即可自动改变相关约束条件。设计人员然后可以运行DRC(设计规则检查)确定新工艺是否还违反了其它设计规则，并找出应该对设计的哪些方面进行更改才能纠正所有错误。